(原标题:UCIe 3.0来了:Chiplet互连速率翻倍)
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跟着云预计、高性能预计(HPC)以及如今的东说念主工智能(AI)激动企业预计不休发展,再加上半导体想象与制造相干的时刻挑战和老本握续增多,对Chiplet(小芯片)架构的需求也在不休高潮。
昔时几年,英特尔、AMD等系统级芯片(SoC)制造商一直在不休增强其Chiplet材干,将更小、可复用的小芯片以模块化架构组合在一皆,以进步后果、天真性和定制化材干。不外,这些基于Chiplet的半导体当今仍依赖各自厂商的独到互连时刻来结束一语气。
Universal Chiplet Interconnect Express(UCIe)定约于2022年开荒,由英特尔、AMD、高通、台积电(TSMC)等半导体公司,以及Google Cloud、Meta、微软等超大范围云厂商共同激动。该定约的盘算是制定一套圭臬化的互连步履,使不同厂商、不同晶圆厂坐蓐、不同功能的小芯片大致在单一封装中协同职责,从而结束更高的天真性、后果和定制化。当年,UCIe 1.0步履便同步发布。
本周,UCIe定约(现已领有140多名成员)推出了通达式Chiplet圭臬的3.0版块,在功耗后果与惩办方面作念了多项增强,并保握向后兼容。但最引东说念主暖热的是性能进步——新步履维持48 GT/s和64 GT/s的数据速率,是一年前发布的UCIe 2.0(32 GT/s带宽)的两倍。
这种性能进步,旨在温暖定约所称的“对高带宽永无异常的需求”,特出是在AI、HPC和数据分析等快速推广的领域中,这些领域的封装可用互连范畴长度(即芯片间一语气的物理边际长度)十分有限。
数据速率的翻倍适用于UCIe-S(2D圭臬封装)和UCIe-A(2.5D先进封装)想象。诸如AI等诓骗需要在有限的互连范畴长度内赢得越来越高的模糊量。
“在许多诓骗中,咱们都受到封装互连范畴的隔绝,这在AI和HPC领域尤为杰出,但其他领域也紧随自后。”
英特尔资深院士、UCIe定约主席Debendra Das Sharma在招揽The Next Platform采访时默示,“你需要更高的线性带宽密度。换句话说,你必须在给定的互连范畴长度上提供更多带宽,因为芯片尺寸不会只是为了带宽需求而改造——它可能因其他原因改造,但不会为了芯片间带宽而变。这即是咱们把数据速率从32 Gb/s进步到48 Gb/s致使64 Gb/s的原因。”
Das Sharmas 默示,3D想象方面并莫得变化。
“它仍然瑕瑜常低的频率,因为在较低凸点密度下,咱们仍是领有相配高的带宽——每平时毫米数百TB/s,致使多到用不完,因此在3D侧不需要进步,这么不错相配节能。而在2D和2.5D封装中,则如实需要在固定的互连范畴长度内提供更高带宽。”
进步数据速率的环节是保握3.0版块与之前版块的向后兼容。
定约在白皮书中写说念:“这是至关蹙迫的,因为它确保了现存系统和基础要道大致无缝集成新圭臬。该步履保留了现存的边带、灵验信号、时钟追踪、数据、磨练和信令公约,为系统想象东说念主员和开发东说念主员提供平滑的过渡,并确保与前几代步履想象的小芯片互操作。”
跟着圭臬适用范围的扩大,这少许也尤为蹙迫。固然UCIe在数据中心、HPC和AI系统中的诓骗已广为东说念主知,但它将具有巨额性。
Das Sharma说:“如今,一切都是Chiplet架构,这无关领域。你望望手握设备或PC,它们都是由Chiplet构建的。UCIe越过通盘领域,汽车亦然一个蹙迫诓骗。咱们合计它就像PCIe(本年6月也迎来了速率升级)不异,只不外PCIe是板级互连,而UCIe不错从手握设备一直用到数据中心。比如UCIe-A更相宜高端小芯片,比如AI诓骗;而手握设备莫得这种带宽需求,是以咱们有2D封装。这是一个咱们念念要遮蔽的无缺预计一语气体。”
这个一语气体还包括数字信号处理器(DSP)以及无线基础要道、雷达系统等诓骗。
“天然,咱们但愿过问AI、HPC和数据中心这些领域,但咱们的盘算也包括其他阛阓。这即是咱们的定位——那只是咱们的一部分‘赛说念’。”
UCIe 3.0还带来了其他改良,包括:
运行时再行校准(runtime recalibration):可重用运悠扬情景,在运行经过中结束低功耗的链路调优;
更天果然SIP(Session Initiation Protocol)拓扑:通过扩展边带通说念(最长可达100毫米)结束;
一语气传输公约维持:通过Raw Mode映射结束不中断的数据流,适用于SoC与DSP小芯片互连等新式诓骗。
https://www.nextplatform.com/2025/08/08/uci-express-cranks-up-chiplet-interconnect-speeds/
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